- 数字设计(原理与实践原书第5版)/计算机科学丛书
- - 作者：(美)约翰·F.韦克利|译者:林生//葛红//金京林
  - 出版社：机械工业
  - ISBN：9787111629412
  - 出版日期：2019/07/01
  - 页数：653
- 售价：55.6

内容大纲
本书为读者提供了高级（HDL）、低级（电子电路）以及完整的“各种中间级”（门电路、触发器和一些较高级的数字设计构件）层次的基础知识，介绍了与组合电路、时序电路等相关的各方面内容（涉及数制编码、Verilog模块、状态机、FPGA、ROM、RAM以及CMOS逻辑系列等），并提供了大量的设计实例以及具有指导意义的习题。
本书可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的入门与进阶教材。
作者介绍
约翰·F.韦克利（John F. Wakerly）于斯坦福大学获得电子工程博士学位。他目前是思科系统公司广域网业务部主管工程项目的副总裁，还是斯坦福大学的兼职教授。他在数字设计、微型计算机体系结构、计算机可靠性等方面出版了50多部著作，并在电信与网络领域拥有13项专利。
目录
出版者的话
译者序
前言
第1章  引言
  1.1  关于数字设计
  1.2  模拟与数字
  1.3  模拟信号
  1.4  数字逻辑信号
  1.5  逻辑电路与门电路
  1.6  数字设计的软件技术
  1.7  集成电路
  1.8  逻辑族和CMOS
  1.9  CMOS逻辑电路
  1.10  可编程器件
  1.11  专用集成电路
  1.12  印制电路板
  1.13  数字设计层次
  1.14  成本最小化
  1.15  继续学习
  训练题
第2章  数制和编码
  2.1  按位计数制
  2.2  二进制、八进制和十六进制
  2.3  二–十进制转换
  2.4  二进制数的加法和减法
  2.5  负数的表示
    2.5.1  原码表示法
    2.5.2  补码数制
    2.5.3  二进制补码表示法
    *2.5.4  二进制反码表示法
    *2.5.5  余码表示法
  2.6  二进制补码的加法和减法
    2.6.1  加法规则
    2.6.2  图示法
    2.6.3  溢出
    2.6.4  减法规则
    2.6.5  二进制补码与无符号二进制数
  *2.7  二进制反码的加法和减法
  *2.8  二进制乘法
  *2.9  二进制除法
  *2.10  十进制数的二进制编码
  2.11  格雷码
  *2.12  字符编码
  2.13  动作、条件和状态的编码
  *2.14  n维体与距离
  *2.15  检错码和纠错码
    2.15.1  检错码
    2.15.2  纠错码与多重检错码
    2.15.3  汉明码
    2.15.4  循环冗余校验码

    2.15.5  二维码
    2.15.6  校验和码
    2.15.7  n中取m码
  2.16  用于串行数据传输与存储的编码
    2.16.1  并行/串行数据
    *2.16.2  串行线路编码
  参考资料
  训练题
  练习题
第3章  开关代数和组合逻辑
  3.1  开关代数
    3.1.1  公理
    3.1.2  单变量定理
    3.1.3  二变量定理和三变量定理
    3.1.4  n变量定理
    3.1.5  对偶性
    3.1.6  逻辑函数的标准表示法
  3.2  组合电路分析
  3.3  组合电路的综合
    3.3.1  电路描述与设计
    3.3.2  电路处理
    3.3.3  组合电路最小化
    *3.3.4  卡诺图
  *3.4  时序冒险
    3.4.1  静态冒险
    3.4.2  利用卡诺图发现静态冒险
    3.4.3  动态冒险
    3.4.4  设计无冒险电路
  参考资料
  训练题
  练习题
第4章  数字设计实践
  4.1  文档标准
    4.1.1  方框图
    4.1.2  门的符号
    4.1.3  信号名和有效电平
    4.1.4  引脚的有效电平
    4.1.5  常量逻辑信号
    *4.1.6  “圈到圈”逻辑设计
    4.1.7  HDL模型中的信号命名
    4.1.8  绘制布局图
    4.1.9  总线
    4.1.10  附带的图示信息
  4.2  电路时序
    4.2.1  时序图
    4.2.2  传输延迟
    4.2.3  时序说明
    *4.2.4  采样时序说明
    4.2.5  时序分析工具
  4.3  基于HDL的数字设计

    4.3.1  HDL的历史
    4.3.2  为什么用HDL
    4.3.3  HDL的EDA工具组
    4.3.4  基于HDL的设计流程
  参考资料
  训练题
  练习题
第5章  Verilog硬件描述语言
  5.1  Verilog模型和模块
  5.2  逻辑系统、网格、变量和常量
  5.3  向量和操作符
  5.4  数组
  5.5  逻辑操作符和表达式
  5.6  编译器命令
  5.7  结构化模型
  5.8  数据流模型
  5.9  行为化模型（过程代码）
    5.9.1  always语句与程序块
    5.9.2  过程语句
    5.9.3  推理出的锁存器
    5.9.4  赋值语句
    5.9.5  begin-end程序块
    5.9.6  if和if-else语句
    5.9.7  case语句
    5.9.8  循环语句
  5.10  函数和任务
  5.11  时间维度
  5.12  模拟
  5.13  测试平台
  5.14  时序逻辑设计的Verilog特性
  5.15  综合
  参考资料
  训练题
  练习题
第6章  基本组合逻辑元件
  6.1  只读存储器
    6.1.1  ROM和真值表
    6.1.2  用ROM实现任意组合逻辑函数
    6.1.3  FPGA查询表
  *6.2  组合型PLD
    6.2.1  可编程逻辑阵列
    6.2.2  可编程阵列逻辑器件
  6.3  译码和选择
    *6.3.1  一种更加数学化的译码器定义
    6.3.2  二进制译码器
    6.3.3  更大型的译码器
    6.3.4  用Verilog实现的译码器
    6.3.5  定制的译码器
    6.3.6  七段译码器
    6.3.7  二进制编码器

  6.4  多路复用器
    6.4.1  门级多路复用器电路
    6.4.2  扩展多路复用器
    6.4.3  多路复用器、多路分配器和总线
    6.4.4  用Verilog实现多路复用器
  参考资料
  训练题
  练习题
第7章  更多的组合构件
  7.1  三态器件
    7.1.1  三态缓冲器
    *7.1.2  标准MSI三态缓冲器
    7.1.3  用Verilog实现三态输出
    7.1.4  用FPGA实现三态输出
  7.2  优先编码器
    7.2.1  级联优先编码器
    7.2.2  用Verilog实现优先编码器
  7.3  异或门和奇偶校验功能
    7.3.1  异或门和异或非门
    7.3.2  奇偶校验电路
    7.3.3  奇偶校验的应用
    7.3.4  用Verilog实现异或门和奇偶校验电路
  7.4  比较器
    7.4.1  比较器结构
    7.4.2  迭代电路
    7.4.3  迭代比较器电路
    7.4.4  数值比较器
    7.4.5  用HDL实现比较器
    7.4.6  用Verilog实现比较器
    7.4.7  比较器测试平台
    *7.4.8  比较比较器的性能
  *7.5  用Verilog实现的随机逻辑示例
  训练题
  练习题
第8章  组合算术元件
  8.1  加法和减法
    8.1.1  半加器和全加器
    8.1.2  串行进位加法器
    8.1.3  减法器
    8.1.4  先行进位加法器
    8.1.5  组间串行进位加法器
    8.1.6  组间先行进位
    *8.1.7  MSI算术逻辑单元
    8.1.8  用Verilog实现加法器
    *8.1.9  并行前缀加法器
    *8.1.10  FPGA CARRY4 元件
  8.2  移位和旋转
    8.2.1  桶形移位器
    8.2.2  用Verilog实现桶形移位器
  8.3  乘法

    8.3.1  组合乘法器结构
    *8.3.2  用Verilog实现乘法
  *8.4  除法
    8.4.1  基本无符号二进制除法算法
    8.4.2  用Verilog实现除法
  参考资料
  训练题
  练习题
第9章  状态机
  9.1  状态机基础
  9.2  状态机结构和分析
    9.2.1  状态机结构
    9.2.2  输出逻辑
    9.2.3  状态机的时序
    9.2.4  使用D触发器的状态机分析
  9.3  用状态表设计状态机
    9.3.1  状态表设计举例
    *9.3.2  状态最小化
    9.3.3  状态赋值
    *9.3.4  采用D触发器的综合
    9.3.5  超越状态表
  *9.4  用状态图设计状态机
  *9.5  用ASM图设计状态机
  9.6  用Verilog设计状态机
  参考资料
  训练题
  练习题
第10章  时序逻辑元件
  10.1  双稳态元件
    10.1.1  数字分析
    10.1.2  模拟分析
    10.1.3  亚稳态特性
  10.2  锁存器和触发器
    10.2.1  S-R锁存器
    10.2.2  S-R锁存器
    10.2.3  D锁存器
    10.2.4  边沿触发D触发器
    10.2.5  具有使能端的边沿触发D触发器
    10.2.6  T触发器
  10.3  用Verilog实现锁存器和触发器
    10.3.1  实例化语句和库元件
    10.3.2  行为化锁存器和触发器模型
    10.3.3  更多关于用Verilog实现时钟的讨论
  10.4  多位寄存器和锁存器
    10.4.1  MSI寄存器和锁存器
    10.4.2  用Verilog实现多位寄存器和锁存器
  *10.5  各种各样的锁存器和双稳态器件的应用
    10.5.1  开关消颤
    10.5.2  总线保持器电路
  *10.6  时序PLD

  10.7  FPGA时序逻辑元件
  *10.8  反馈时序电路
    10.8.1  基本分析
    10.8.2  分析具有多个反馈回路的电路
    10.8.3  反馈时序电路设计
    10.8.4  用Verilog实现反馈时序电路
  参考资料
  训练题
  练习题
第11章  计数器和移位寄存器
  11.1  计数器
    11.1.1  行波计数器
    11.1.2  同步计数器
    11.1.3  一个通用的4位计数器电路
    11.1.4  二进制计数器状态的译码
    11.1.5  用Verilog实现计数器
  11.2  移位寄存器
    11.2.1  移位寄存器的结构
    11.2.2  移位寄存器型计数器
    11.2.3  环形计数器
    *11.2.4  Johnson计数器
    11.2.5  线性反馈移位寄存器型计数器
    11.2.6  用Verilog实现移位寄存器
    11.2.7  时序发生器举例
    11.2.8  LFSR举例
  *11.3  迭代电路与时序电路
  参考资料
  训练题
  练习题
第12章  用Verilog实现状态机
  12.1  Verilog状态机编码风格
    12.1.1  基本的编码风格
    12.1.2  一个Verilog状态机举例
    12.1.3  组合的状态存储器和次态逻辑
    12.1.4  复位输入
    12.1.5  用Verilog实现Moore型流水线输出
    12.1.6  不用状态表的直接Verilog编程
    *12.1.7  状态机抽取
  12.2  Verilog状态机测试平台
    12.2.1  状态机测试平台构造方法
    12.2.2  测试平台举例
    12.2.3  为测试检查次态逻辑
    12.2.4  总结
  12.3  1计数器
  12.4  组合锁
  12.5  雷鸟车尾灯
  12.6  重新设计交通灯控制器
  12.7  猜谜游戏
  *12.8  “无关”状态编码
  12.9  状态机分解

  12.10  三部曲游戏
  参考资料
  训练题
  练习题
第13章  时序电路设计实践
  13.1  时序电路文档实践
    13.1.1  一般要求
    13.1.2  逻辑符号
    13.1.3  状态机描述
    13.1.4  时序图和时序规格说明
  13.2  同步设计方法论
    13.2.1  同步系统结构
    13.2.2  一个同步系统设计举例
  13.3  同步设计的难点
    13.3.1  时钟偏移
    13.3.2  选通时钟
    13.3.3  异步输入
  13.4  同步器故障和亚稳定性
    13.4.1  同步器故障
    13.4.2  亚稳定性消解时间
    13.4.3  可靠同步器设计
    13.4.4  亚稳定的时序分析
    13.4.5  更好的同步器
    13.4.6  其他同步器设计
  13.5  双时钟同步举例
  参考资料
  训练题
  练习题
第14章  数字电路
  14.1  CMOS逻辑电路
    14.1.1  CMOS逻辑电平
    14.1.2  MOS晶体管
    14.1.3  基本的CMOS反相器电路
    14.1.4  CMOS“与非”门和“或非”门
    14.1.5  扇入
    14.1.6  非反相门
    14.1.7  CMOS“与或非”门和“或与非”门
  14.2  CMOS电路的电气特性
    14.2.1  概述
    14.2.2  数据表和规格说明
  14.3  CMOS静态电气特性
    14.3.1  逻辑电平和噪声容限
    14.3.2  带电阻性负载的电路特性
    14.3.3  带非理想输入的电路特性
    14.3.4  扇出
    14.3.5  负载效应
    14.3.6  未用的输入端
    14.3.7  如何损坏CMOS器件
  14.4  CMOS动态电气特性
    14.4.1  转换时间

    14.4.2  传输延迟
    14.4.3  功率损耗
    *14.4.4  电流尖峰与去耦电容器
    *14.4.5  电感效应
    *14.4.6  同时切换与地电平弹跳
  14.5  其他CMOS输入和输出结构
    14.5.1  传输门
    14.5.2  施密特触发器输入
    14.5.3  三态输出
    *14.5.4  漏极开路输出
    *14.5.5  驱动发光二极管和继电器
    *14.5.6  多源总线
    *14.5.7  线连逻辑
    *14.5.8  上拉电阻
  14.6  CMOS逻辑系列
    14.6.1  HC和HCT
    14.6.2  AHC和AHCT
    *14.6.3  HC、HCT、AHC和AHCT的电气特性
    *14.6.4  AC和ACT
    *14.6.5  FCT和FCT-T
  *14.7  低电压CMOS逻辑和接口
    14.7.1  3.3V LVTTL和LVCMOS的逻辑电平
    14.7.2  5V容许输入
    14.7.3  5V容许输出
    14.7.4  TTL/LVTTL接口小结
    14.7.5  低于3.3V的逻辑电平
  14.8  差分信号
  参考资料
  训练题
  练习题
第15章  ROM、RAM和FPGA
  15.1  只读存储器
    15.1.1  ROM的内部结构
    15.1.2  二维译码
    15.1.3  商用ROM类型
    15.1.4  并行ROM接口
    *15.1.5  并行ROM时序
    15.1.6  与非闪存的字节串行接口
    *15.1.7  与非存储器的时序和存取带宽
    *15.1.8  与非存储器的存储管理
  15.2  读/写存储器
  15.3  静态RAM
    15.3.1  静态RAM的输入和输出
    15.3.2  静态RAM的内部结构
    *15.3.3  静态RAM的时序
    *15.3.4  标准异步SRAM
    *15.3.5  同步SRAM
  15.4  动态RAM
    15.4.1  动态RAM的结构
    15.4.2  SDRAM的时序

    15.4.3  DDR SDRAM
  15.5  现场可编程门阵列
    15.5.1  Xilinx 7系列FPGA家族
    15.5.2  CLB和其他逻辑资源
    15.5.3  输入/输出块
    15.5.4  可编程互连
  参考资料
  训练题
  练习题

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