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内容大纲
本书在全面介绍FPGA器件结构、Verilog语法和经典数字逻辑设计的基础上，着重介绍基于Vivado的FPGA开发流程、基于FPGA的基础和高级设计技术、FPGA时序约束与时序分析方法、Zynq SoC嵌入式系统设计，最后详细介绍CNN手写数字识别系统的设计和实现。
全书共分两篇：第1～5章为基础篇，着重介绍FPGA设计的基础知识，包括FPGA电路结构、Verilog HDL语法、经典数字逻辑设计，同时详细讲解基于Vivado的FPGA开发流程，基础实验涵盖信号采集、信号传输、信号处理、信号输出等信息处理全过程；第6～10章为提高篇，深入介绍FPGA的高级设计技术、FPGA的时序约束和时序分析、基于Zynq的SoC嵌入式系统设计，并以CNN手写数字识别系统为例讨论FPGA数字系统设计过程中的实现细节，综合实验围绕人工智能、多媒体处理和经典数字电路展开。
本书适合作为高等院校电子工程类、自动控制类、计算机类专业大学本科生、研究生的教学用书，同时可供对FPGA设计开发比较熟悉的开发人员、广大科技工作者和研究人员参考。 -
作者介绍
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目录
基础篇
第1章 可编程逻辑器件基础
1.1 可编程逻辑器件概述
1.2 CPLD的原理与结构
1.2.1 乘积项的工作原理
1.2.2 CPLD的一般结构
1.3 FPGA的原理与结构
1.3.1 查找表的基本原理
1.3.2 FPGA的结构
第2章 Verilog HDL语言基础
2.1 硬件描述语言概述
2.2 verilog HDL模块的结构
2.3 verilog HDL语言要素
2.3.1 标识符与关键词
2.3.2 注释
2.3.3 四值逻辑
2.3.4 常量及其表示
2.3.5 数据类型
2.4 表达式和运算符
2.4.1 连接与复制操作符
2.4.2 符号运算符
2.4.3 算术运算符
2.4.4 关系运算符
2.4.5 逻辑运算符
2.4.6 全等比较运算符
2.4.7 按位运算符
2.4.8 归约运算符
2.4.9 移位操作符
2.4.10 条件运算符
2.4.11 优先级说明
2.5 Verilog HDL的行为建模
2.5.1 行为描述的结构
2.5.2 过程结构
2.5.3 时序控制
2.5.4 赋值语句
2.5.5 条件与控制语句
2.5.6 任务与函数结构
2.5.7 可综合与不可综合
2.6 Verilog HDL的结构化建模
2.6.1 内置的基本门及其例化
2.6.2 模块实例化
2.6.3 层次化设计
2.7 系统任务和系统函数
2.7.1 显示任务
2.7.2 文件输入/输出任务
2.7.3 从文件中读取数据任务
2.7.4 仿真控制任务
2.7.5 仿真时间函数
2.8 编译指令
2.9 验证平台搭建
2.9.1 验证平台结构
2.9.2 待验证设计
2.9.3 时钟生成器
2.9.4 激励发生器（Stimulator）
2.9.5 比较器（Checker）
2.9.6 验证平台完整实例
第3章 数字逻辑HDL描述
3.1 组合逻辑电路设计举例
3.1.1 比较器
3.1.2 编码器
3.1.3 译码器
3.1.4 简单的ALU电路
3.2 时序逻辑电路设计举例
3.2.1 D触发器
3.2.2 移位寄存器
3.2.3 计数器
3.2.4 分频电路
3.3 有限状态机设计
第4章 基于Vivado的FPGA开发流程
4.1 FPGA基本开发流程
4.2 设计规划
4.2.1 规划的内容及意义
4.2.2 设计规划实例
4.3 设计输入
4.3.1 设计输入方式
4.3.2 设计实例
4.4 功能仿真
4.4.1 功能仿真的目的
4.4.2 功能仿真的原理
4.4.3 编写测试验证程序
4.4.4 功能仿真实例
4.5 综合
4.5.1 综合的目的
4.5.2 综合的原理
4.5.3 综合实例
4.6 实现
4.6.1 实现的目的
4.6.2 实现的原理
4.6.3 实现实例
4.7 时序仿真
4.7.1 时序仿真的目的
4.7.2 时序仿真的原理
4.7.3 仿真实例
4.8 FPGA调试
4.8.1 FPGA逻辑分析仪
4.8.2 使用流程
4.8.3 调试实例
第5章 FPGA基础实验
5.1 预备实验
5.1.1 实验设备
5.1.2 功能要求
5.1.3 设计分析
5.1.4 逻辑设计
5.1.5 实现流程
5.1.6 拓展任务
5.2 信号采集
5.2.1 实验设备
5.2.2 功能要求
5.2.3 设计分析
5.2.4 逻辑设计
5.2.5 实现流程
5.2.6 拓展任务
5.3 信号传输
5.3.1 实验设备
5.3.2 功能要求
5.3.3 设计分析
5.3.4 逻辑设计
5.3.5 实现流程
5.3.6 拓展任务
5.4 信号处理
5.4.1 实验设备
5.4.2 功能要求
5.4.3 设计分析
5.4.4 逻辑设计
5.4.5 仿真结果
5.4.6 实现流程
5.4.7 拓展任务
5.5 信号输出（执行）
5.5.1 实验设备
5.5.2 功能要求
5.5.3 设计分析
5.5.4 逻辑设计
5.5.5 实现流程
5.5.6 拓展任务
提高篇
第6章 FPGA高级设计举例
6.1 FPGA编码技巧
6.2 流水线设计
6.2.1 流水线技术的原理
6.2.2 流水线设计及实现思路
6.2.3 流水线设计实例
6.3 FIR滤波器设计
6.3.1 FIR滤波器的数学原理
6.3.2 基于FPGA的FIR滤波器设计及实现思路
6.3.3 FIR滤波器的FPGA实现结构
6.3.4 FIR设计实例
6.4 SPI接口设计
6.4.1 SPI接口原理
6.4.2 SPI接口的设计及实现思路
6.4.3 SPI接口设计实例
6.5 异步FlF0设计
6.5.1 异步FIFO的工作原理
6.5.2 异步FIF0设计及实现思路
6.5.3 异步FIF0设计实例
第7章 FPGA的时序约束与时序分析
7.1 静态时序分析
7.2 DFF时序参数
7.3 时序分析与时序约束
7.3.1 时序分析模型
7.3.2 寄存器与寄存器间时序约束
7.3.3 输入接口时序约束
7.3.4 输出接口时序约束
7.4 时序分析举例
7.4.1 约束文件（xdc、sdc）
7.4.2 约束检查（check_timing）
7.4.3 时序分析
第8章 zynq SOC嵌入式系统设计
8.1 Zynq结构
8.1.1 Zynq结构概述
8.1.2 APU
8.1.3 PL
8.1.4 片上外设
8.2 系统互连
8.2.1 AXI4总线协议
8.2.2 Zynq内部互连
8.3 基于Zynq平台的嵌入式系统设计
8.3.1 基于Zynq平台的嵌入式系统开发流程
8.3.2 系统设计输入
8.3.3 HLS设计
8.3.4 IP集成
8.3.5 软件设计
8.4 Zynq设计举例
8.4.1 IP集成设计
8.4.2 软件开发
8.4.3 运行效果
第9章 基于zynq的AI应用——CNN手写数字识别系统
9.1 算法分析
9.1.1 手写识别算法分析
9.1.2 CNN算法简介
9.1.3 Lenet5网络结构
9.2 系统架构
9.3 卷积加速核设计
9.4 硬件架构设计
9.5 软件架构设计
9.6 系统性能分析
9.6.1 功耗评估
9.6.2 器件资源利用率
9.6.3 时序约束
9.6.4 加速性能
第10章 FPGA综合实验
10.1 语音处理系统的FPGA实现
10.1.1 实验设备
10.1.2 功能要求
10.1.3 设计分析
10.1.4 逻辑设计
10.1.5 仿真结果
10.1.6 实现流程
10.1.7 拓展任务
10.2 数字示波器的FPGA实现
10.2.1 实验设备
10.2.2 ：r叻能要求
10.2.3 设计分析
10.2.4 逻辑设计
10.2.5 仿真结果
1O.2.6 实现流程
10.2.7 拓展任务
10.3 基于Zynq的CNN手写数字识别系统实现
10.3.1 实验设备
10.3.2 功能要求
10.3.3 设计分析
10.3.4 实现步骤
10.3.5 实验效果
10.3.6 拓展任务
附录A Basys3开发板
附录B ZYBo开发板
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