- Verilog HDL数字系统设计与应用(应用型人才培养系列教材)
- - 作者：编者:叶俊明//苏鹏鉴|责编:陈婷
  - 出版社：西安电子科大
  - ISBN：9787560668871
  - 出版日期：2023/08/01
  - 页数：287
- 售价：19.6

内容大纲
本书是根据高等院校电子信息工程技术类专业的授课要求编写的。全书共9章，主要内容包括硬件描述语言与可编程逻辑器件、Vivado和Quartus Prime的使用、Verilog HDL的基本语法、行为描述的语法、基本组合逻辑电路设计、基本时序逻辑电路设计、有限状态机的设计、IP核、实验指导（含14个实验）。本书将知识点的讲解与例题、习题和实验相结合，由浅入深地讲述了EDA数字系统设计的方法和思路，旨在提高读者的Verilog HDL数字系统设计与应用水平。
本书系统性强，内容丰富，概念清晰，通俗易懂，可作为电子信息、通信技术、微电子、人工智能、物联网应用技术等专业的本科及高职高专学生的教学用书。
作者介绍
目录
第1章  硬件描述语言与可编程逻辑器件
  1.1  硬件描述语言
  1.2  数字系统设计流程
    1.2.1  设计输入
    1.2.2  综合
    1.2.3  布局布线
    1.2.4  仿真
    1.2.5  编程/配置
  1.3  可编程逻辑器件
    1.3.1  可编程逻辑器件的发展
    1.3.2  XilinxFPGA
    1.3.3  FPGA设计中的选型原则
  习题
第2章  Vivado和QuartusPrime的使用
  2.1  Vivado软件使用
  2.2  QuartusPrime软件使用
  习题
第3章  VerilogHDL的基本语法
  3.1  Verilog模块
    3.1.1  VerilogHDL模块声明
    3.1.2  VerilogHDL端口定义
    3.1.3  VerilogHDL内部信号类型声明
    3.1.4  VerilogHDL逻辑功能定义
  3.2  基本语法要素
  3.3  常量
    3.3.1  整数型常量
    3.3.2  实数型常量
    3.3.3  字符串
  3.4  数据类型
    3.4.1  逻辑状态
    3.4.2  网络
    3.4.3  寄存器
    3.4.4  向量
  3.5  运算操作符
  3.6  赋值语句
    3.6.1  过程赋值语句
    3.6.2  持续赋值语句
  习题
第4章  行为描述的语法
  4.1  过程语句
    4.1.1  initial语句
    4.1.2  always语句
  4.2  块语句
    4.2.1  串行块语句begin-end
    4.2.2  并行块语句fork-join
  4.3  条件语句
    4.3.1  if-else语句
    4.3.2  case语句
  4.4  循环语句
    4.4.1  for语句

    4.4.2  repeat语句
    4.4.3  while语句
    4.4.4  forever语句
    4.4.5  循环退出说明
  习题
第5章  基本组合逻辑电路设计
  5.1  VerilogHDL数字电路设计方法
    5.1.1  元件例化描述
    5.1.2  数据流描述
    5.1.3  always语句描述
    5.1.4  VerilogHDL层次化设计
  5.2  数据选择器（mux）的设计
    5.2.1  基于元件例化的mux设计
    5.2.2  基于数据流描述的mux设计
    5.2.3  基于always语句描述的mux设计
  5.3  编/译码器的设计
    5.3.14  -2编码器设计
    5.3.2  译码器设计
  5.4  比较器的设计
  5.5  七段共阳数码管译码器的设计
    5.5.1  共阳数码管的硬件介绍
    5.5.2  共阳数码管的程序设计
  习题
第6章  基本时序逻辑电路设计
  6.1  锁存器
    6.1.1  基本RS锁存器设计
    6.1.2  同步复位锁存器设计
    6.1.3  异步复位端锁存器设计
  6.2  D触发器
    6.2.1  边沿D触发器设计
    6.2.2  同步复位边沿D触发器设计
    6.2.3  异步复位边沿D触发器设计
  6.3  计数器
    6.3.1  同步复位计数器设计
    6.3.2  异步复位计数器设计
    6.3.3  带加载端的计数器设计
  6.4  分频器
    6.4.1  同步复位二进制分频器设计
    6.4.2  异步复位二进制分频器设计
    6.4.3  带加载端的二进制分频器设计
  习题
第7章  有限状态机的设计
  7.1  有限状态机
    7.1.1  摩尔型状态机
    7.1.2  米里型状态机
  7.2  有限状态机的表示与描述
    7.2.1  有限状态机的状态图画法
    7.2.2  有限状态机的描述方法
  7.3  模6计数器的VerilogHDL描述
    7.3.1  模6计数器的一段式描述

    27.3.2  模6计数器的两段式描述
    7.3.3  模6计数器的三段式描述
    7.3.4  模6计数器的仿真激励
  7.4  状态的编码
    7.4.1  状态编码的分类
    7.4.2  状态编码的定义
    7.4.3  状态编码的设计建议
  7.5  序列检测器的VerilogHDL描述
    7.5.1  序列检测器的三段式摩尔型状态机描述
    7.5.2  序列检测器的三段式米里型状态机描述
    7.5.3  序列检测器的仿真激励
  7.6  动态显示电路的VerilogHDL描述
    7.6.1  动态显示电路的工作原理
    7.6.2  动态显示的状态机描述
    7.6.3  动态显示的仿真激励
  7.7  数/模转换器DAC0832的
  VerilogHDL描述
    7.7.1  DAC0832的工作模式
    7.7.2  DAC0832的VerilogHDL描述
    7.7.3  DAC0832的仿真激励
  习题
第8章  IP核
  8.1  IP核概述
  8.2  乘法器IP核
    8.2.1  MathFunctions工具箱
    8.2.2  乘法器IP核的使用
    8.2.3  乘法器IP核的例化
    8.2.4  乘法器IP核的仿真
  8.3  ClockingIP核
    8.3.1  ClockingIP核概述
    8.3.2  ClockingIP核的配置
    8.3.3  ClockingIP核的例化
    8.3.4  ClockingIP核的仿真
  8.4  DDSIP核
    8.4.1  DDSIP核概述
    8.4.2  DDSIP核的配置
    8.4.3  DDSIP核的例化
    8.4.4  DDSIP核的仿真
  8.5  创建IP核
    8.5.1  IP核的创建与使用步骤
    8.5.2  一位全加器IP核代码设计
    8.5.3  一位全加器IP核的创建
    8.5.4  一位全加器IP核的例化
    8.5.5  一位全加器IP核的仿真
  习题
第9章  实验指导
  实验一  与非门设计
  实验二  一位全加器设计
  实验三  3-8译码器设计
  实验四  BCD译码器设计

  实验五  D触发器设计
  实验六  模10计数器设计
  实验七  流水灯控制器设计
  实验八  按键消抖的VerilogHDL描述
  实验九  秒表的VerilogHDL实现
  实验十  动态显示
  实验十一  简易数字钟设计
  实验十二  四人抢答器设计
  实验十三  DDS正弦波信号发生器设计
  实验十四  UART串口通信控制器设计
参考文献

内容大纲

作者介绍

目录

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