- Xilinx FPGA原理及应用实例--基于Zynq SoC和Vitis HLS
- - 作者：编者:冯志宇//管春//胡蓉|责编:荀荟羽
  - 出版社：重庆大学
  - ISBN：9787568943079
  - 出版日期：2024/02/01
  - 页数：206
- 售价：15.92

内容大纲
本书以Xilinx Zynq-7000系列FPGA为平台，以Verilog HDL和C／C++语言为基础，结合作者多年的教学经验，系统介绍了FPGA基础知识及Zynq架构、Verilog HDL语法规则、组合／时序逻辑电路一般设计方法、数字逻辑电路HDL设计、Zynq SoC嵌入式开发及Vitis HLS使用方法等内容。全书以PYNQ-Z2开发板为硬件平台，以Vivado、Vitis和Vitis HLS为开发工具，由浅入深、循序渐进，通过多个精心设计的实际案例讲解，让读者逐步掌握基于HDL的FPGA设计、Zynq SoC嵌入式开发以及Vitis HLS IP生成与优化等FPGA设计与开发主流方法。
本书以实例为主线，注重理论与实践相结合，可以作为高等院校通信工程、自动化控制工程、电子工程及其他相近专业的教材，也可作为FPGA爱好者的参考用书。
作者介绍
目录
1  FPGA硬件平台概述
  1.1  FPGA介绍
    1.1.1  FPGA基本结构
    1.1.2  现代FPGA基本逻辑单元
  1.2  Zynq介绍
    1.2.1  Zynq架构简介
    1.2.2  Zynq PS简介
  1.3  PYNQ-Z2简介
2  Verilog HDL语法基础
  2.1  Verilog HDL概述
    2.1.1  Verilog HDL与C语言的区别
    2.1.2  Verilog HDL与VHDL的区别
    2.1.3  Verilog HDL与VHDL的共同特点
  2.2  Verilog HDL的关键字和标识符
    2.2.1  关键字
    2.2.2  标识符
  2.3  Verilog HDL基本结构
    2.3.1  Verilog HDL模块结构示例
    2.3.2  Verilog HDL的基本结构
  2.4  Verilog HDL的数据类型和常量
    2.4.1  逻辑值和常量
    2.4.2  Verilog HDL的数据类型
  2.5  Verilog HDL的运算符
    2.5.1  算术运算符和逻辑运算符
    2.5.2  关系运算符和等式运算符
    2.5.3  位运算符和缩减运算符
    2.5.4  移位运算符和拼接运算符
    2.5.5  条件运算符
    2.5.6  运算符的优先级
  2.6  Verilog HDL的基本语句
    2.6.1  赋值语句
    2.6.2  always和initial
    2.6.3  块语句
    2.6.4  条件语句
    2.6.5  循环语句
    2.6.6  task和function
    2.6.7  预编译指令
  2.7  Verilog HDL的抽象级别
    2.7.1  结构化描述方式
    2.7.2  数据流描述方式
    2.7.3  行为级描述方式
    2.7.4  混合描述方式
3  数字逻辑电路HDL描述方法
  3.1  组合逻辑电路HDL描述方法
    3.1.1  采用assign描述组合逻辑电路
    3.1.2  采用always块描述组合逻辑电路
    3.1.3  FPGA模块化设计
  3.2  时序逻辑电路HDL描述方法
    3.2.1  时序逻辑电路基础
    3.2.2  时序逻辑电路的一般描述方法

    3.2.3  时序逻辑电路的状态机描述方法
  3.3  IP核的生成与使用
    3.3.1  IP核简介
    3.3.2  自定义IP核的使用
4  数字电路HDL设计实例
  4.1  按键消抖方法
    4.1.1  按键消抖原理
    4.1.2  按键消抖方案
    4.1.3  上板测试
  4.2  数字钟设计
    4.2.1  数字钟程序设计
    4.2.2  Vivado创建工程
    4.2.3  上板测试
  4.3  PWM呼吸灯设计
    4.3.1  PWM原理及实现
    4.3.2  PWM呼吸灯设计
    4.3.3  上板测试
  4.4  UART接口设计
    4.4.1  UART串口通信原理
    4.4.2  UART接口设计与仿真
    4.4.3  UART回环测试程序设计
    4.4.4  回环测试上板验证
5  Zynq SOC设计实例
  5.1  Zynq GPIO介绍
    5.1.1  MIO和EMIO
    5.1.2  AXI GPIO
    5.1.3  常用API函数
    5.1.4  Zynq SoC开发流程
  5.2  Zynq uART串口通信
    5.2.1  Vivado硬件平台
    5.2.2  Vitis软件设计及测试
  5.3  EMIO花样LED灯设计
    5.3.1  硬件平台设计
    5.3.2  Vitis程序设计及测试
  5.4  Zynq GPIO中断实例
    5.4.1  Zynq中断机制
    5.4.2  中断分类及优先级
    5.4.3  中断处理流程
    5.4.4  AXI GPIO中断设计实例
6  Vitis HLS设计初步
  6.1  Vitis HLS设计基础
    6.1.1  Vitis HLS简介
    6.1.2  Vitis HLS设计流程
  6.2  基于Vitis HLS的4位LED流水灯设计
    6.2.1  Vitis HLS生成IP
    6.2.2  Vivado搭建硬件平台
    6.2.3  创建Vitis工程及测试
  6.3  基于Vitis HLS的矩阵乘法加速
    6.3.1  矩阵乘法加速算法
    6.3.2  创建HLS工程

    6.3.3  C仿真
    6.3.4  C综合
  6.4  基于Vitis HLS的FIR滤波器设计
    6.4.1  FIR滤波器设计基础
    6.4.2  FIR滤波器的HLS设计
    6.4.3  Vivado创建工程
    6.4.4  Vitis软件设计与测试
附录
参考文献

内容大纲

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