- 数字集成电路设计(高等学校电子信息类专业系列教材)
- - 作者：编者:李娇//张金艺//任春明//孙学成|责编:崔彤
  - 出版社：清华大学
  - ISBN：9787302655459
  - 出版日期：2024/03/01
  - 页数：368
- 售价：27.6

内容大纲
本书是一本适用于电子信息工程、集成电路设计类专业的入门级教材，内容涵盖集成电路设计相关的基础知识，包括设计方法学、生产工艺、相关微电子学基础知识、EDA软件工具的使用、集成电路设计步骤、Verilog HDL硬件描述语言、集成电路测试方法、可测试性设计和SoC设计等内容。本书的目标是使读者通过对本书的学习，对数字系统设计基本知识和关键技术有一个较全面的了解，，同时也期望读者能将集成电路的设计思想融入后续专业课程的学习。
本书可作为高等院校电子信息类、微电子及集成电路专业本科生和研究生教材，也可作为相关领域工程师的参考书。
作者介绍
目录
第1章  集成电路设计进展
  1.1  引言
    1.1.1  集成电路的发展简史
    1.1.2  集成电路制造工艺的发展
    1.1.3  集成电路产业结构经历的变革
    1.1.4  集成电路与电子信息技术
  1.2  集成电路设计需县备的关键条件及分类方式
    1.2.1  集成电路设计需具备的4个关键条件
    1.2.2  集成电路的分类方式
  1.3  集成电路设计方法与EDA工具发展趋势
    1.3.1  集成电路设计方法的演变
    1.3.2  常用的集成电路设计方法
    1.3.3  集成电路EDA工具的发展趋势
  习题
  参考文献
第2章  集成电路制造工艺
  2.1  集成电路制造工艺与制造流程介绍
    2.1.1  集成电路制造工艺介绍
    2.1.2  CMOS工艺简介
    2.1.3  以硅工艺为基础的集成电路生产制造流程
  2.2  CMOS电路版图
    2.2.1  CMOS逻辑电路
    2.2.2  CMOS版图设计（基于CMOS反相器）
  2.3  系统中各种延迟特性分析
    2.3.1  延迟特性简介
    2.3.2  CMOS反相器的门延迟
    2.3.3  其他延迟
  2.4  集成电路制造工艺的新技术与新发展
  参考文献
第3章  数字集成电路设计描述与仿真
  3.1  数字集成电路的设计描述
    3.1.1  数字集成电路的层次化设计及描述域
    3.1.2  集成电路设计的描述方式
  3.2  集成电路逻辑仿真与时序分析
    3.2.1  集成电路设计验证
    3.2.2  集成电路设计验证中的逻辑仿真
    3.2.3  集成电路设计中的时序分析
    3.2.4  逻辑仿真与时序分析不足
  3.3  仿真建模与仿真流程
    3.3.1  数字系统仿真模型的建立
    3.3.2  数字系统仿真流程
  3.4  常用集成电路逻辑仿真工具介绍
    3.4.1  ModelSim工具
    3.4.2  VCS工具
    3.4.3  Quartus Ⅱ工具
    3.4.4  Cadence公司逻辑仿真工具
    3.4.5  Prime Time工具
  3.5  系统验证
    3.5.1  验证方法学和验证语言
    3.5.2  UVM简介

    3.5.3  基于System Verilog的UVM类库
    3.5.4  UVM举例
  习题
  参考文献
第4章  数字集成电路设计综合
  4.1  设计综合概述
    4.1.1  设计综合发展及分类
    4.1.2  集成电路高层次综合简述
    4.1.3  集成电路版图综合简述
  4.2  集成电路逻辑综合
    4.2.1  概述
    4.2.2  HDL编码风格与逻辑综合
    4.2.3  设计约束的施加
    4.2.4  设计约束的估算
    4.2.5  高级时钟约束
  4.3  DC工具使用流程
    4.3.1  DC图形模式使用
    4.3.2  DC命令模式使用
  习题
  参考文献
第5章  集成电路测试与可测试性设计
  5.1  集成电路测试技术概述
    5.1.1  集成电路测试原理
    5.1.2  集成电路测试的分类
    5.1.3  自动测试设备介绍
  5.2  数字集成电路中的故障模型
    5.2.1  缺陷、失效和故障的概念与区别
    5.2.2  常用的儿种故障模型
    5.2.3  故障的压缩和故障冗余
  5.3  逻辑模拟和故障模拟
    5.3.1  巡辑模拟算法
    5.3.2  故障模拟算法
  5.4  组合电路测试生成
    5.4.1  代数法
    5.4.2  路径敏化法
    5.4.3  D算法
    5.4.4  组合电路测试生成算法总结
  5.5  可测试性设计
    5.5.1  专用可测试性设计技术
    5.5.2  扫描路径法
    5.5.3  边界扫描法
    5.5.4  内建自测试法
  5.6  SoC测试技术
    5.6.1  基于核的SoC测试的基本问题
    5.6.2  SoC测试结构
    5.6.3  IEEE P1500标准
    5.6.4  SoC的测试策略
  5.7  纳米技术时代测试技术展望
  习题
  参考文献

第6章  Verilog HDL数字系统设计
  6.1  Verilog HDL入门知识
    6.1.1  Verilog HDL概述
    6.1.2  Verilog HDL设计方法
    6.1.3  Verilog HDL中的模块
    6.1.4  Verilog HDL中对所用词的约定法则
    6.1.5  数、数据类型与变量
    6.1.6  运算表达式中的运算符与操作数
  6.2  Verilog HDL行为描述与建模
    6.2.1  行为建模的基本程序架构
    6.2.2  块结构
    6.2.3  块结构中的常用程序语句
    6.2.4  赋值语句
    6.2.5  块结构中的时间控制
    6.2.6  行为描述与建模中的任务和丽数
  6.3  Verilog HDL结构描述与建模
    6.3.1  结构建模的基本程序架构
    6.3.2  层次化设计中的结构描述与建模
    6.3.3  基于Verilog HDL内置基本逻辑门的结构描述与建模
  6.4  Verilog HDL仿真模块与模块仿真
    6.4.1  Verilog HDI仿真模块构建
    6.4.2  Verilog HDL系统任务和系统函数
  习题
  参考文献
第7章  系统集成电路SoC设计
  7.1  系统集成电路SoC设计简介
    7.1.1  集成电路设计方法的演变
    7.1.2  SoC概述
    7.1.3  SoC设计面临的新挑战
    7.1.4  SoC设计对IP的挑战
    7.1.5  SoC设计的标准化
  7.2  SoC的关键技术
    7.2.1  IP核复用设计
    7.2.2  软/硬件协同设计
    7.2.3  互连效应
    7.2.4  物理综合
    7.2.5  低功耗设计
  7.3  SoC设计思想与设计流程
    7.3.1  SoC设计思想
    7.3.2  SoC设计流程
    7.3.3  基于复用平台的SoC设计
  7.4  IP核技术与IP核设计标准化
    7.4.1  IP核技术的进展
    7.4.2  IP核设计流程
    7.4.3  IP核的设计验证
    7.4.4  IP核的复用技术
  7.5  片上总线
    7.5.1  源于传统微机总线的片上总线
    7.5.2  片上总线的接口标准
    7.5.3  片上总线的层次化结构

    7.5.4  AMBA总线
    7.5.5  Avalon总线
    7.5.6  OCP总线
    7.5.7  主从式Wishbone总线
    7.5.8  CoreConnect总线
  习题
  参考文献
附录A  第6章习题技术要求与仿真要求参考
附录B  英语缩略语

内容大纲

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