$算力芯片(高性能CPU\GPU\NPU微架构分析)$
- 算力芯片(高性能CPU\GPU\NPU微架构分析)
- - 作者：编者:濮元恺|责编:黄爱萍
  - 出版社：电子工业
  - ISBN：9787121483790
  - 出版日期：2024/08/01
  - 页数：440
- 售价：51.6

内容大纲
本书介绍了超级计算机算力和AI算力的异同，从CPU流水线开始，描述主要的众核处理器架构和功能部件设计。在GPU和NPU等加速器部分，介绍了GPU为何能从单纯的图形任务处理器变成通用处理器。GPU在设计逻辑、存储体系、线程管理，以及面向AI的张量处理器方面成为最近几年全世界科技行业最瞩目的明星。本书对华为等厂商推出的NPU芯片设计也做了架构描述，回顾了近20年来主流的CPU、GPU芯片架构的特点，介绍了存储与互连总线技术，即大模型专用AI超级计算机的中枢核心。
作者介绍
濮元恺，从2009年开始研究并撰写技术指标分析资料，拥有十年的A股投资经历和程序化交易模型开发经历。 2016年加入中国量化投资学会专家委员会，目前在励京投资管理（北京）有限公司任研究总监、基金经理。作者创立的“量化投资训练营”微信公众号，聚集了一批活跃且热心交流分享的投资业内人士，储备了大量知识类文章。
目录
第1章  从TOP500和MLPerf看算力芯片格局
  1.1  科学算力最前沿TOP
    1.1.1  TOP500的测试方式HPL
    1.1.2  TOP500与算力芯片行业发展
  1.2  AI算力新标准MLPerf
第2章  高性能CPU流水线概览
  2.1  什么是指令
    指令集的设计哲学
  2.2  流水线与MIPS
    2.2.1  经典5级流水线概述
    2.2.2  超流水线及其挑战
  2.3  分支预测
    2.3.1  先进分支预测之“感知机分支预测器”
    2.3.2  先进分支预测之“TAGE分支预测器”
  2.4  指令缓存体系
  2.5  译码单元
  2.6  数据缓存
    2.6.1  多级缓存的数据包含策略
    2.6.2  缓存映射关系
    2.6.3  受害者缓存
    2.6.4  写入策略与一致性协议
  2.7  TLB（旁路快表缓冲）
  2.8  乱序执行引擎
    2.8.1  指令相关的解决方案
    2.8.2  寄存器重命名
    2.8.3  指令提交与ROB单元
    2.8.4  发射队列
    2.8.5  数据旁路
  2.9  超线程技术
第3章  缓存硬件结构
  3.1  DRAM与SRAM设计取舍
  3.2  DRAM读/写过程
  3.3  SRAM读/写过程（以6T SRAM为例）
  3.4  Intel对8T SRAM的探索
  3.5  不同规格SRAM的物理特性
  3.6  非一致性缓存架构
第4章  CPU计算单元设计
  4.1  计算单元逻辑构成
  4.2  整数和浮点数的差异
  4.3  算术逻辑单元
    4.3.1  ALU加法器与减法器
    4.3.2  ALU比较单元和位移单元
    4.3.3  ALU乘法器与除法器
  4.4  浮点数单元
    4.4.1  浮点加法器与减法器
    4.4.2  浮点乘法器与除法器
  4.5  指令的加载和存储单元
  4.6  单指令多数据
    4.6.1  MMX指令集
    4.6.2  3DNow!指令集

    4.6.3  SSE指令集及其扩展指令集
    4.6.4  AVX指令集及其扩展指令集
    4.6.5  AVX-512指令集与下一代AVX10指令集
    4.6.6  对AVX指令集的间接实施
  4.7  矩阵加速指令集
  4.8  ARM SVE指令集
……
第5章  逻辑拓扑结构
第6章  经典算力CPU芯片解读
第7章  从图形到计算的GPU架构演进
第8章  GPGPU存储体系与线程管理
第9章  张量处理器设计
第10章  经典GPU算力芯片解读
第11章  存储与互连总线技术

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