- Verilog HDL程序设计教程(第2版)
- - 作者：王金明//王婧菡|责编:谢晓芳
  - 出版社：人民邮电
  - ISBN：9787115635846
  - 出版日期：2024/09/01
  - 页数：294
- 售价：31.92

内容大纲
本书系统讲解Verilog HDL的语言规则、语法体系，以Verilog-2001和Verilog-2005两个语言标准为依据，知识点全面、准确。本书主要内容包括Verilog HDL入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、TestBench测试与时序检查、Verilog设计进阶、Verilog有限状态机设计、VerilogHDL驱动I/O外设、Verilog信号处理实例等。
本书可作为电工电子相关专业本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员参考。
作者介绍
目录
第1章  Verilog HDL入门
  1.1  Verilog HDL的发展简史
  1.2  Verilog HDL描述的层级和方式
  1.3  Verilog设计的目标器件
  1.4  Verilog设计的流程
    1.4.1  设计输入
    1.4.2  综合
    1.4.3  布局布线
    1.4.4  时序分析
    1.4.5  功能仿真与时序仿真
    1.4.6  编程与配置
  1.5  Verilog HDL的文字规则
    1.5.1  词法
    1.5.2  空白符
    1.5.3  注释
    1.5.4  操作符
    1.5.5  字符串
    1.5.6  关键字
  1.6  数字
    1.6.1  整数
    1.6.2  实数
    1.6.3  数的转换
  1.7  标识符
  练习
第2章  数据类型
  2.1  值集合
  2.2  net数据类型
    2.2.1  wire型与tri型
    2.2.2  其他net类型
  2.3  variable数据类型
    2.3.1  reg型
    2.3.2  integer型与time型
    2.3.3  real型与realtime型
  2.4  向量
  2.5  数组
    2.5.1  数组简介
    2.5.2  存储器
    2.5.3  数组的赋值
  2.6  参数
    2.6.1  parameter参数
    2.6.2  localparam参数
    2.6.3  specparam参数
    2.6.4  参数值修改
  练习
第3章  表达式
  3.1  操作符
    3.1.1  算术操作符
    3.1.2  关系操作符
    3.1.3  等式操作符
    3.1.4  逻辑操作符

    3.1.5  位操作符
    3.1.6  缩减操作符
    3.1.7  移位操作符
    3.1.8  指数操作符
    3.1.9  条件操作符
    3.1.10  拼接操作符
    3.1.11  操作符的优先级
  3.2  操作数
    3.2.1  整数
    3.2.2  位选和段选
    3.2.3  数组
    3.2.4  字符串
  3.3  表达式的符号
  3.4  表达式的位宽
    3.4.1  表达式位宽的规则
    3.4.2  表达式位宽示例
  3.5  赋值和截断
  练习
第4章  门级和开关级建模
  4.1  Verilog HDL门元件
  4.2  门元件的例化
    4.2.1  门元件的例化简介
    4.2.2  门延时
    4.2.3  驱动强度
  4.3  开关级元件
    4.3.1  MOS开关
    4.3.2  双向导通开关
  4.4  门级结构建模
  4.5  用户自定义元件
  4.6  组合逻辑UDP元件
  4.7  时序逻辑UDP元件
    4.7.1  电平敏感时序UDP元件
    4.7.2  边沿敏感时序UDP元件
    4.7.3  电平敏感和边沿敏感行为的混合描述
  4.8  时序UDP元件的初始化和例化
    4.8.1  时序UDP元件的初始化
    4.8.2  时序UDP元件的例化
  练习
第5章  数据流建模
  5.1  连续赋值
    5.1.1  net型变量声明时赋值
    5.1.2  赋值延时和线网延时
    5.1.3  驱动强度
  5.2  数据流建模
  5.3  加法器和减法器
  5.4  格雷码与二进制码的转换
  5.5  三态逻辑设计
  练习
第6章  行为级建模
  6.1  行为级建模概述

    6.1.1  always过程
    6.1.2  initial过程
  6.2  过程时序控制
    6.2.1  延时控制
    6.2.2  事件控制
  6.3  过程赋值
    6.3.1  variable型变量声明时赋值
    6.3.2  阻塞过程赋值
    6.3.3  非阻塞过程赋值
    6.3.4  阻塞过程赋值与非阻塞过程赋值的区别
  6.4  过程连续赋值
    6.4.1  assign和deassign
    6.4.2  force和release
  6.5  块语句
    6.5.1  串行块begin-end
    6.5.2  并行块fork-join
    6.5.3  块命名
  6.6  条件语句
    6.6.1  if-else语句
    6.6.2  case语句
    6.6.3  casez与casex语句
  6.7  循环语句
    6.7.1  for语句
    6.7.2  repeat、while和forever语句
  练习
第7章  层次结构
  7.1  模块和模块例化
  7.2  带参数模块例化与参数传递
    7.2.1  带参数模块例化
    7.2.2  用parameter进行参数传递
    7.2.3  用defparam进行参数重载
  7.3  层次路径名
  7.4  generate生成语句
    7.4.1  generate、for生成语句
    7.4.2  generate、if生成语句
    7.4.3  generate、case生成语句
  7.5  属性
  练习
第8章  任务与函数
  8.1  任务
    8.1.1  任务的定义和调用
    8.1.2  任务示例
  8.2  函数
    8.2.1  函数简介
    8.2.2  任务和函数的区别
  8.3  automatic任务和函数
    8.3.1  automatic任务
    8.3.2  automatic函数
  8.4  系统任务与系统函数
  8.5  显示类任务

    8.5.1  $display与$write
    8.5.2  $strobe与$monitor
  8.6  文件操作类任务
    8.6.1  $fopen与$fclose
    8.6.2  $fgetc与$fgets
    8.6.3  $readmemh与$readmemb
  8.7  控制和时间类任务
    8.7.1  $finish与$stop
    8.7.2  $time、$stime与$realtime
    8.7.3  $printtimescale与$timeformat
    8.7.4  $signed与$unsigned
  8.8  随机数及概率分布系统函数
    8.8.1  $random
    8.8.2  概率分布系统函数
  8.9  编译指令
    8.9.1  ′timescale
    8.9.2  ′define和′undef
    8.9.3  ′ifdef、′else、′elsif、′endif和′ifndef
    8.9.4  ′include
    8.9.5  ′default_nettype
    8.9.6  其他编译指令
  练习
第9章  Test Bench测试与时序检查
  9.1  Test Bench测试
    9.1.1  Test Bench
    9.1.2  产生复位信号和激励信号
    9.1.3  产生时钟信号
    9.1.4  读写文件
    9.1.5  显示结果
  9.2  测试示例
  9.3  Verilog中的延时定义
    9.3.1  specify块
    9.3.2  模块路径
    9.3.3  路径延时和分布延时混合
  9.4  时序检查
    9.4.1  $setup和$hold
    9.4.2  $width和$period
  9.5  SDF文件
  练习
第10章  Verilog设计进阶
  10.1  面向综合的设计
  10.2  加法器设计
    10.2.1  行波进位加法器
    10.2.2  超前进位加法器
  10.3  乘法器设计
    10.3.1  用乘法操作符实现
    10.3.2  用布斯乘法器实现
    10.3.3  查找表乘法器
  10.4  有符号数的运算
    10.4.1  有符号数的加法运算

    10.4.2  有符号数的乘法运算
    10.4.3  绝对值运算
  10.5  ROM
    10.5.1  用数组例化存储器
    10.5.2  通过例化lpm_rom实现存储器
  10.6  RAM
    10.6.1  单口RAM
    10.6.2  异步FIFO缓存器
  10.7  流水线设计
  10.8  资源共享
  练习
第11章  Verilog有限状态机设计
  11.1  引言
  11.2  有限状态机的Verilog描述
    11.2.1  三段式状态机描述
    11.2.2  两段式状态机描述
    11.2.3  单段式状态机描述
  11.3  状态编码
    11.3.1  常用的状态编码方式
    11.3.2  状态编码的定义
    11.3.3  用属性指定状态编码方式
  11.4  用有限状态机设计除法器
  11.5  用有限状态机控制流水灯
  11.6  用状态机控制字符液晶显示器
  练习
第12章  Verilog HDL驱动I/O外设
  12.1  标准PS 2键盘
  12.2  4×4矩阵键盘
  12.3  汉字图形点阵液晶显示模块
    12.3.1  LCD12864B汉字图形点阵液晶显示模块
    12.3.2  汉字图形点阵液晶静态显示
    12.3.3  汉字图形点阵液晶动态显示
  12.4  VGA显示器
    12.4.1  VGA显示原理与时序
    12.4.2  VGA彩条信号发生器
    12.4.3  VGA图像显示
  12.5  TFT液晶屏
    12.5.1  TFT液晶屏
    12.5.2  TFT液晶屏显示彩色圆环
    12.5.3  TFT液晶屏显示动态矩形
  12.6  音符、乐曲演奏
    12.6.1  音符演奏
    12.6.2  乐曲演奏
  练习
第13章  Verilog信号处理实例
  13.1  超声波测距
  13.2  整数开方运算
  13.3  FIR滤波器
    13.3.1  FIR滤波器的参数设计
    13.3.2  FIR滤波器的FPGA实现

  13.4  Cordic算法及实现
    13.4.1  Cordic算法
    13.4.2  Cordic算法的Verilog实现
  练习
附录  Verilog HDL关键字

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