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内容大纲
时序约束是确保芯片和FPGA性能满足设计需求的关键技术。芯片研发过程需要准确把握产品需求和项目需求，通过不断迭代、评审和变更，实现需求的收敛和约束。芯片测试用例经过多个阶段的仿真和验证，以保证设计的准确性。在芯片RTL综合流程中，时钟、信号和关键路径的约束是必要的，以满足时序要求。FPGA的时序约束则涉及RTL设计、模块位置、高速IP和输入/输出延时等，是一项系统的工程。本书深入讲解时序约束的原理和实战，将芯片时序约束的经验应用于FPGA，以最大限度地提升FPGA性能
本书旨在为有经验的工程设计者与工程管理者提供深入的时序约束知识，特别适合高级硬件设计工程师、研发部经理、专业的EMC工程师等。本书不仅适合希望提升芯片和FPGA性能的专业人士，还适合对时序约束原理和应用感兴趣的技术爱好者。 -
作者介绍
韩彬，网名CrazyBingo，2012年于杭州电子科技大学获得学士学位，2015年于西安电子科技大学获得硕士学位，长期从事FPGA逻辑驱动电路开发，对LCD显示控制器与摄像头采集系统、硬件加速实现有丰富的开发经验与技术积累。编写过多份FPGA学习教程，常年活跃于各大博客论坛（尤其是ChinaAET）技术群等，在第一版《FPGA设计技巧与案例开发详解》的基础上，呕心沥血，携友再创该书第二版。 -
目录
第1章 Vivado时序分析综述
1.1 引言
1.2 静态时序分析
1.3 Vivado时序约束流程
1.3.1 使用GUI界面进行约束
1.3.2 通过XDC文件添加约束
1.4 Vivado XDC语言
1.5 XDC文件管理
1.6 时序约束命令分类
第2章 FPGA内部时序路径分析
2.1 时序路径分类
2.2 建立时间和保持时间
2.3 建立关系和保持关系
2.3.1 建立关系和保持关系定义
2.3.2 时钟同源时的建立关系和保持关系
2.3.3 时钟不同源时的建立关系和保持关系
2.4 网表中的目标路径定位
2.4.1 网表中的目标分类
2.4.2 get_cells命令详解
2.4.3 get_cells命令使用示例
2.4.4 网表中定位目标命令的参数对比
2.5 reg2reg路径时序分析
2.5.1 reg2reg路径时序模型
2.5.2 reg2reg路径建立时序裕量公式
2.5.3 reg2reg路径保持时序裕量公式
2.5.4 reg2reg路径建立时序裕量和保持时序裕量总结
2.6 复位路径时序检查
2.7 reg2reg路径时序报告解读
2.7.1 reg2reg路径分段
2.7.2 reg2reg路径报告实例环境
2.7.3 reg2reg路径建立时序报告解读
2.7.4 reg2reg路径保持时序报告解读
第3章 主时钟约束
3.1 时钟特性约束
3.1.1 时钟周期/占空比/相位约束
3.1.2 时钟抖动约束
3.1.3 时钟不确定性约束
3.1.4 时钟延时约束
3.1.5 时钟转换时间
3.2 虚拟时钟约束
3.2.1 pin2reg时序路径中的虚拟时钟约束
3.2.2 reg2pin时序路径中的虚拟时钟约束
第4章 衍生时钟约束
4.1 引言
4.2 衍生时钟约束语法
4.3 基本衍生时钟约束实例分析
4.4 -edges参数约束实例分析
4.4.1 下降沿二分频约束实例
4.4.2 -edge_shift参数约束用法
4.4.3 三分频非标准波形约束实例
4.5 -combinational参数约束实例分析
4.6 -invert参数约束实例分析
4.7 时钟MUX约束实例分析
4.8 时钟分组约束
4.8.1 时钟分组使用场景
4.8.2 set_clock_groups语法详解
4.8.3 异步时钟组
4.8.4 独占时钟组
4.9 PLL/MMCM时钟约束
4.10 时钟检查
第5章 输入信号接口约束
5.1 引言
5.2 接口通信时序模型
5.2.1 系统同步模型
5.2.2 源同步模型
5.2.3 异步模型
5.2.4 自同步模型
5.3 源同步输入信号分析
5.3.1 源同步输入信号建立时序裕量
5.3.2 源同步输入信号保持时序裕量
5.4 输入延时命令详解
5.5 源同步SDR输入延时约束模板
5.5.1 源同步输入信号时序类型
5.5.2 源同步SDR时钟边沿对齐
5.5.3 源同步SDR时钟中央对齐
5.6 源同步DDR输入延时约束模板
5.6.1 源同步DDR时钟边沿对齐
5.6.2 源同步DDR时钟中央对齐
5.7 pin2reg路径时序报告解读
5.7.1 pin2reg路径分段
5.7.2 pin2reg路径约束实例分析
5.7.3 pin2reg路径建立时序报告分析
5.7.4 pin2reg路径保持时序报告分析
第6章 输出信号接口约束
6.1 引言
6.2 源同步输出信号分析
6.2.1 源同步输出信号建立时序裕量
6.2.2 源同步输出信号保持时序裕量
6.3 输出延时命令详解
6.4 源同步SDR输出延时约束模板
6.4.1 源同步SDR时钟边沿对齐
6.4.2 源同步SDR时钟中央对齐
6.5 源同步DDR输出延时约束模板
6.5.1 源同步DDR时钟边沿对齐
6.5.2 源同步DDR时钟中央对齐
6.6 reg2pin路径时序报告解读
6.6.1 reg2pin路径分段
6.6.2 reg2pin路径约束实例分析
6.6.3 reg2pin路径建立时序报告分析
6.6.4 reg2pin路径保持时序报告分析
第7章 时序例外约束
7.1 引言
7.2 虚假路径约束
7.2.1 虚假路径约束应用场景
7.2.2 虚假路径约束命令详解
7.2.3 虚假路径约束实例
7.2.4 虚假路径约束时序报告解读
7.3 最大/最小延时约束
7.3.1 最大/最小延时约束语法
7.3.2 最大/最小延时约束实际意义
7.3.3 最大延时-datapath_only参数约束
7.3.4 组合逻辑路径约束实例
7.4 多周期路径约束
7.4.1 多周期路径约束语法
7.4.2 同频同相多周期路径约束
7.4.3 同频异相多周期路径约束
7.4.4 不同频多周期路径约束
7.5 时序例外约束优先级
7.5.1 同类型约束优先级
7.5.2 不同类型约束优先级
7.6 时序例外约束中的等价约束
第8章 异步路径时序约束
8.1 引言
8.2 异步路径亚稳态处理
8.3 总线偏斜约束
8.3.1 总线偏斜约束简介
8.3.2 总线偏斜约束命令详解
8.3.3 总线偏斜约束报告解读
8.4 单比特总线跨时钟域路径约束
8.5 多比特总线跨时钟域路径约束
8.5.1 握手同步
8.5.2 异步FIFO同步
8.5.3 使能同步
8.6 Xilinx参数化宏在跨时钟域中的应用
第9章 物理约束
9.1 引言
9.2 进行布局布线约束的原因
9.3 布局约束
9.3.1 Pblock约束步骤
9.3.2 Pblock约束命令
9.3.3 Fix Cells约束
9.4 固定路由约束
第10章 时序约束实战
10.1 引言
10.2 时钟约束
10.3 接口约束
10.3.1 时钟和复位信号接口
10.3.2 I2C配置接口
10.3.3 摄像头传感器输入数据接口
10.3.4 DDR内存颗粒接口
10.3.5 HDMI视频显示接口
10.4 跨时钟域约束
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