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内容大纲
《芯粒设计与异质集成封装》作者在半导体封装领域拥有40多年的研发和制造经验。《芯粒设计与异质集成封装》共分为6章，重点介绍了先进封装技术前沿，芯片分区异质集成和芯片切分异质集成，基于TSV转接板的多系统和异质集成，基于无TSV转接板的多系统和异质集成，芯粒间的横向通信，铜-铜混合键合等内容。通过对这些内容的学习，能够让读者快速学会解决芯粒设计与异质集成封装相关问题的方法。
《芯粒设计与异质集成封装》可作为高等院校微电子学与固体电子学、电子科学与技术、集成电路科学与工程等专业的高年级本科生和研究生的教材和参考书，也可供相关领域的工程技术人员参考。 -
作者介绍
刘汉诚（John H.Lau），伊利诺伊大学香槟分校理论与应用力学博士，不列颠哥伦比亚大学结构工程硕士，威斯康星大学麦迪逊分校工程力学硕士，菲尔莱狄更斯大学管理科学硕士，台湾大学土木工程学士。 历任台湾欣兴电子股份有限公司CTO、香港ASM太平洋科技有限公司高级技术顾问、台湾工业技术研究院研究员、香港科技大学客座教授、新加坡微电子研究院MMC实验室主任、惠普实验室/安捷伦公司资深科学家（超过25年）。 拥有40多年的集成电路研发和制造经验，专业领域包括集成电路的设计、分析、材料、工艺、制造、认证、可靠性、测试和热管理等，目前研究领域为芯片异构集成、SiP、TSV、扇出/扇入晶圆/面板级封装、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力学等。 发表480多篇论文，发明30多项专利，举办300多场讲座，撰写20多部教科书（涉及3DIC集成、TSV、先进MEMS 封装、倒装芯片WLP、面积阵列封装、高密度PCB、SMT、DCA、无铅材料、焊接、制造和可靠性等领域）。 ASME Fellow、IEEE life Fellow、 IMAPSFellow,积极参与ASME、IEEE和IMAPS的多项技术活动。获得ASME、IEEE、SME等协会颁发的多项荣誉，包括IEEE/ECTC最佳会议论文（1989）、IEEE/EPTC最佳论文奖（2009）、ASMETransactions最佳论文奖（电子封装杂志，2000）、IEEE Transactions最佳论文奖（CPMT,2010）、ASME/EEP杰出技术成就奖（1998）、IEEE/CPMT电子制造技术奖（1994）、IEEE/CPMT杰出技术成就奖（2000）、IEEE/CPMT杰出持续技术贡献奖（2010）、SME电子制造全面卓越奖（2001）、潘文渊杰出研究奖（2011）、IEEE继续教育杰出成就奖（2000）、IEEE CPMT技术领域奖（2013）和ASME伍斯特·里德·华纳奖章（2015）等。 -
目录
前言
第1章 先进封装技术前沿
1.1 引言
1.2 倒装芯片凸点成型及键合/组装
1.2.1 倒装芯片凸点成型
1.2.2 倒装芯片键合/组装
1.3 混合键合
1.3.1 混合键合的一些基本原理
1.3.2 索尼的CMOS图像传感器（CIS）混合键合
1.3.3 台积电的混合键合
1.3.4 英特尔的混合键合
1.3.5 SK海力士的混合键合
1.4 2D IC集成
1.5 2.1D IC集成
1.5.1 封装基板上的薄膜层
1.5.2 嵌入有机封装基板的精细金属线宽/线距RDL桥
1.5.3 嵌入扇出型环氧模塑料（EMC）的精细金属线宽/线距RDL桥
1.5.4 精细金属线宽/线距RDL柔性桥
1.6 2.3D IC集成
1.6.1 SAP/PCB方法
1.6.2 先上晶扇出型方法
1.6.3 后上晶扇出型方法
1.7 2.5D IC集成
1.7.1 AMD/联电的2.5D IC集成
1.7.2 英伟达/台积电的2.5D IC集成
1.7.3 2.5D IC集成的一些近期进展
1.8 3D IC集成
1.8.1 3D IC封装（无TSV）
1.8.2 3D IC集成（有TSV）
1.9 芯粒设计与异质集成封装
1.9.1 片上系统（SoC）
1.9.2 芯粒设计与异质集成封装方法
1.9.3 芯粒设计与异质集成封装的优点和缺点
1.9.4 赛灵思的芯粒设计与异质集成封装
1.9.5 AMD的芯粒设计与异质集成封装
1.9.6 CEA-Leti的芯粒设计与异质集成封装
1.9.7 英特尔的芯粒设计与异质集成封装
1.9.8 台积电的芯粒设计与异质集成封装
1.10 扇入型封装
1.10.1 6面模塑的晶圆级芯片尺寸封装（WLCSP）
1.10.2 WLCSP的可靠性：常规型与6面模塑型
1.11 扇出型封装
1.12 先进封装中的介质材料
1.12.1 为什么需要低Dk和低Df的介质材料
1.12.2 为什么需要低热膨胀系数的介质材料
1.13 总结和建议
参考文献
第2章 芯片分区异质集成和芯片切分异质集成
2.1 引言
2.2 DARPA在芯粒异质集成方面所做的努力
2.3 片上系统（SoC）
2.4 芯粒设计与异质集成封装方法
2.5 芯粒设计与异质集成封装的优点和缺点
2.6 赛灵思的芯粒设计与异质集成封装
2.7 AMD的芯粒设计与异质集成封装
2.8 英特尔的芯粒设计与异质集成封装
2.9 台积电的芯粒设计与异质集成封装
2.10 Graphcore的芯粒设计与异质集成封装
2.11 CEA-Leti的芯粒设计与异质集成封装
2.12 通用芯粒互联技术（UCIe）
2.13 总结和建议
参考文献
第3章 基于TSV转接板的多系统和异质集成
3.1 引言
3.2 硅通孔（TSV）
3.2.1 片上微孔
3.2.2 TSV（先通孔工艺）
3.2.3 TSV（中通孔工艺）
3.2.4 TSV（正面后通孔工艺）
3.2.5 TSV（背面后通孔工艺）
3.3 无源TSV转接板与有源TSV转接板
3.4 有源TSV转接板的制备
3.5 基于有源TSV转接板的多系统和异质集成（3D IC集成）
3.5.1 UCSB/AMD的基于有源TSV转接板的多系统和异质集成
3.5.2 英特尔的基于有源TSV转接板的多系统和异质集成
3.5.3 AMD的基于有源TSV转接板的多系统和异质集成
3.5.4 CEA-Leti的基于有源TSV转接板的多系统和异质集成
3.6 无源TSV转接板的制作
3.6.1 TSV的制作
3.6.2 RDL的制作
3.6.3 RDL的制作：聚合物与电镀铜及刻蚀方法
3.6.4 RDL的制作：SiO2与铜大马士革电镀及CMP方法
3.6.5 关于铜大马士革电镀工艺中接触式光刻的提示
3.6.6 背面处理及组装
3.7 基于无源TSV转接板的多系统和异质集成（2.5D IC集成）
3.7.1 CEA-Leti的SoW（晶上系统）
3.7.2 台积电的CoWoS（基板上晶圆上芯片）
3.7.3 赛灵思/台积电的多系统和异质集成
3.7.4 Altera/台积电的多系统和异质集成
3.7.5 AMD/联电的多系统和异质集成
3.7.6 英伟达/台积电的多系统和异质集成
3.7.7 台积电含深槽电容（DTC）的多系统和异质集成
3.7.8 三星带有集成堆叠电容（ISC）的多系统和异质集成
3.7.9 Graphcore的多系统和异质集成
3.7.10 富士通的多系统和异质集成
3.7.11 三星的多系统和异质集成（I-Cube4）
3.7.12 三星的多系统和异质集成（H-Cube）
3.7.13 三星的多系统和异质集成（MIoS）
3.7.14 IBM的多系统和异质集成（TCB）
3.7.15 IBM的多系统和异质集成（混合键合）
3.7.16 EIC及PIC的多系统和异质集成（二维并排型）
3.7.17 EIC及PIC的多系统和异质集成（三维堆叠型）
3.7.18 Fraunhofer基于玻璃转接板的多系统和异质集成
3.7.19 富士通基于玻璃转接板的多系统和异质集成
3.7.20 Dai Nippon/AGC基于玻璃转接板的多系统和异质集成
3.7.21 GIT基于玻璃转接板的多系统和异质集成
3.7.22 汉诺威莱布尼茨大学/乌尔姆大学的化学镀玻璃转接板
3.7.23 总结和建议
3.8 基于堆叠TSV转接板的异质集成
3.8.1 模型建立
3.8.2 热力设计
3.8.3 支撑片制作
3.8.4 薄晶圆夹持
3.8.5 模块组装
3.8.6 模块可靠性评估
3.8.7 总结和建议
3.9 基于TSV转接板的多系统和异质集成
3.9.1 基本结构
3.9.2 TSV刻蚀及CMP
3.9.3 热测量
3.9.4 薄晶圆夹持
3.9.5 微凸点成型、C2W组装和可靠性评估
3.9.6 20μm节距微焊点的失效机理
3.9.7 微焊点中的电迁移
3.9.8 最终结构
3.9.9 漏电流问题
3.9.10 结构的热仿真及测量
3.9.11 总结和建议
3.10 基于TSV转接板双面集成芯片的多系统和异质集成
3.10.1 基本结构
3.10.2 热分析————边界条件
3.10.3 热分析————TSV等效模型
3.10.4 热分析————焊料凸点/底部填充料等效模型
3.10.5 热分析————结果
3.10.6 热力分析————边界条件
3.10.7 热力分析————材料属性
3.10.8 热力分析————结果
3.10.9 TSV的制作
3.10.10 转接板顶面RDL的制作
3.10.11 含有顶面RDL的填铜转接板的露铜
3.10.12 转接板底面RDL的制作
3.10.13 转接板的无源电学特性
3.10.14 最终组装
3.10.15 总结和建议
3.11 基于硅穿孔（TSH）的多系统和异质集成
3.11.1 电学仿真及结果
3.11.2 测试结构
3.11.3 含UBM/焊盘和铜柱凸点的顶部芯片
3.11.4 含UBM/焊盘/焊料的底部芯片
3.11.5 TSH转接板
3.11.6 最终组装
3.11.7 可靠性评估
3.11.8 总结和建议
参考文献
第4章 基于无TSV转接板的多系统和异质集成
4.1 引言
4.2 扇出型技术
4.2.1 先上晶且面朝下
4.2.2 先上晶且面朝上
4.2.3 芯片偏移问题
4.2.4 翘曲问题
4.2.5 后上晶（先RDL）
4.2.6 EIC和PIC器件的异质集成
4.2.7 封装天线（AiP）
4.3 专利问题
4.4 基于扇出型（先上晶）封装的2.3D IC集成
4.4.1 扇出型（先上晶）封装
4.4.2 星科金朋的2.3D eWLB（先上晶）
4.4.3 联发科的扇出型（先上晶）
4.4.4 日月光的FOCoS（先上晶）
4.4.5 台积电的InFO_oS和InFO_MS（先上晶）
4.5 基于扇出型（后上晶）封装的2.3D IC集成
4.5.1 NEC/瑞萨电子的扇出型（后上晶或先RDL）封装
4.5.2 Amkor的SWIFT（后上晶）
4.5.3 三星的无硅RDL 转接板（后上晶）
4.5.4 台积电的多层RDL转接板（后上晶）
4.5.5 日月光的FOCoS（后上晶）
4.5.6 矽品科技的大尺寸扇出型后上晶2.3D
4.5.7 Shinko的2.3D有机转接板（后上晶）
4.5.8 三星的高性价比2.3D封装（后上晶）
4.5.9 欣兴电子的2.3D IC集成（后上晶）
4.6 其他的2.3D IC集成结构
4.6.1 Shinko的无芯有机转接板
4.6.2 英特尔的Knights Landing
4.6.3 思科的无芯有机转接板
4.6.4 Amkor的SLIM
4.6.5 赛灵思/矽品科技的SLIT
4.6.6 矽品科技的NTI
4.6.7 三星的无TSV转接板
4.7 总结和建议
4.8 基于ABF的2.3D IC异质集成
4.8.1 基本结构
4.8.2 测试芯片
4.8.3 晶圆凸点成型
4.8.4 精细金属线宽/线距/线高的RDL基板（有机转接板）
4.8.5 积层封装基板
4.8.6 翘曲测量
4.8.7 混合基板
4.8.8 最终组装
4.8.9 有限元仿真及结果
4.8.10 总结和建议
4.9 基于互连层的2.3D IC集成
4.9.1 基本结构
4.9.2 测试芯片
4.9.3 精细金属线宽/线距RDL转接板
4.9.4 互连层
4.9.5 高密度互连（HDI）印制电路板（PCB）
4.9.6 混合转接板的最终组装
4.9.7 混合基板的特性
4.9.8 最终组装
4.9.9 可靠性评估
4.9.10 总结和建议
4.10 2.3D IC异质集成中的低损耗介质材料的表征
4.10.1 为什么需要低损耗介质材料
4.10.2 原材料及其数据表
4.10.3 样品准备
4.10.4 法布里-珀罗开放式谐振腔（FPOR）
4.10.5 使用Polar和ANSYS设计的测试结构
4.10.6 测试结构制备
4.10.7 时域反射仪（TDR）测量及结果
4.10.8 有效介电常数（εeff）
4.10.9 矢量网络分析仪（VNA）测量及基于仿真结果的校正
4.10.10 总结和建议
参考文献
第5章 芯粒间的横向通信
5.1 引言
5.2 刚性桥与柔性桥
5.3 英特尔的EMIB
5.3.1 EMIB技术的焊料凸点
5.3.2 EMIB基板的制备
5.3.3 EMIB的键合挑战
5.4 IBM的DBHi
5.4.1 DBHi的焊料凸点
5.4.2 DBHi的键合组装
5.4.3 DBHi的底部填充
5.4.4 DBHi的主要挑战
5.5 舍布鲁克大学/IBM的自对准桥
5.5.1 自对准桥V形槽开口的工艺流程
5.5.2 测试结果
5.5.3 自对准桥的主要挑战
5.6 扇出型封装刚性桥的专利
5.7 台积电的LSI
5.8 矽品科技的FO-EB和FO-EB-T
5.8.1 FO-EB
5.8.2 FO-EB-T
5.9 日月光的sFOCoS
5.9.1 sFOCoS的基本结构及工艺流程
5.9.2 FOCoS-CL的基本结构及工艺流程
5.9.3 sFOCoS、FOCoS-CL之间的可靠性及翘曲比较
5.10 Amkor的S-Connect
5.10.1 含硅桥的S-Connect
5.10.2 含模塑RDL桥的S-Connect
5.11 IME的EFI
5.11.1 EFI的工艺流程
5.11.2 EFI的热学性能
5.12 imec的硅桥
5.12.1 imec硅桥的基本结构
5.12.2 imec硅桥的工艺流程
5.12.3 imec硅桥的主要挑战
5.13 UCIe联盟
5.14 柔性桥
5.15 欣兴电子的混合键合桥
5.15.1 封装基板上含C4凸点的混合键合桥
5.15.2 芯粒晶圆上含C4凸点的混合键合桥
5.16 总结和建议
参考文献
第6章 铜-铜混合键合
6.1 引言
6.2 直接铜-铜热压键合
6.2.1 直接铜-铜热压键合的一些基本原理
6.2.2 IBM/RPI的铜-铜热压键合
6.3 直接SiO2-SiO2热压键合
6.3.1 SiO2-SiO2热压键合的一些基本原理
6.3.2 麻省理工学院的SiO2-SiO2热压键合
6.3.3 Leti/飞思卡尔/意法半导体的SiO2-SiO2热压键合
6.4 铜-铜混合键合历史的简要介绍
6.5 铜-铜混合键合的一些基本原理
6.6 索尼的直接铜-铜混合键合
6.6.1 索尼的CIS氧化物-氧化物热压键合
6.6.2 索尼的CIS铜-铜混合键合
6.6.3 索尼的三片晶圆混合键合
6.6.4 索尼W2W混合键合的键合强度
6.7 SK海力士的铜-铜混合键合
6.7.1 面向DRAM应用的混合键合
6.7.2 键合良率的提升
6.8 三星的铜-铜混合键合
6.8.1 混合键合的特性
6.8.2 焊盘结构和版图对混合键合的影响
6.8.3 铜-铜混合键合的空洞
6.8.4 12层存储器堆叠的CoW混合键合
6.9 TEL的铜-铜混合键合
6.9.1 混合键合的仿真
6.9.2 铜的湿法原子层刻蚀
6.10 Tohoku的铜-铜键合
6.10.1 铜晶粒粗化
6.10.2 铜/PI系统的混合键合
6.11 imec的铜-铜混合键合
6.11.1 具有铜/SiCN表面形貌的混合键合
6.11.2 D2W混合键合
6.11.3 混合键合的热学及机械可靠性
6.12 CEA-Leti的铜-铜混合键合
6.12.1 CEA-Leti/ams的无铜混合键合
6.12.2 CEA-Leti/SET的D2W混合键合
6.12.3 CEA-Leti/英特尔的D2W自组装混合键合
6.13 IME的铜-铜混合键合
6.13.1 SiO2 W2W混合键合的仿真
6.13.2 基于SiO2的C2W混合键合的仿真
6.13.3 铜/聚合物C2W混合键合的仿真
6.13.4 C2W混合键合的良率提升
6.14 英特尔的铜-铜混合键合
6.15 Xperi的铜-铜混合键合
6.15.1 D2W混合键合——芯片尺寸效应
6.15.2 基于混合键合的多芯片堆叠
6.16 应用材料的铜-铜混合键合
6.16.1 混合键合的介质材料
6.16.2 混合键合的开发平台
6.17 三菱的铜-铜混合键合
6.18 欣兴电子的混合键合
6.19 D2W与W2W混合键合
6.20 总结和建议
参考文献
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