- FPGA时序分析和约束
- - 作者：编者:常建芳|责编:杨迪娜
  - 出版社：清华大学
  - ISBN：9787302699828
  - 出版日期：2025/08/01
  - 页数：196
- 售价：27.6

内容大纲
本书介绍了4种基本时序路径分析、时钟约束、输入/输出延时约束、时序例外约束和其他时序约束。本书共8章，第1章以生活场景时序例子开篇，介绍FPGA及Vivado编译工具，阐述时序分析和约束意义，描述FPGA时序约束整体框架；第2章从建立/保持时间、启动沿/锁存沿等概念切入，分析4种基本时序路径；第3章聚焦时钟分析与约束，涵盖主时钟、抖动、不确定性、延时、虚拟时钟和衍生时钟约束等内容；第4章讲述输入/输出延时约束，依次分析输入延时约束和输出延时约束；第5章阐述时序例外约束的意义，分析伪路径约束、时钟组约束、最大/最小延时约束、多周期路径约束，说明其优先级和逻辑设计方法；第6章汇总其他时序约束，如Case Analysis、Disable Timing等；第7章设计简单时序工程，涵盖前几章的时序路径并进行约束；第8章总结时序约束技巧，分享作者学习历程。
本书适合作为FPGA开发工程师和研究人员的参考书籍，尤其适合希望全面理解FPGA时序的开发者，也可以作为高等院校相关专业FPGA课程的教材。
作者介绍
常建芳天津大学控制科学与工程博士，主要研究领域为FPGA数字系统设计、变电站表计巡检识别、视觉SLAM系统机器学习和数据预测。发表SCI论文和EI论文十余篇。
目录
变量列表
第1章  时序分析和约束
  1.1  什么是时序分析和约束
  1.2  什么是FPGA——将时序分析和约束例子搬到FPGA中
    1.3什么是Vivado2024.1  ——逻辑设计/时序分析工具
  1.4  时钟频率和逻辑资源的影响
  1.5  FPGA的基本时序约束
第2章  4种基本时序路径
  2.1  时钟与寄存器基本模型
  2.2  建立时间与保持时间
  2.3  启动沿、锁存沿与建立时间关系、保持时间关系
  2.4  基本时序路径的相关概念
  2.5  寄存器到寄存器的时序路径分析
  2.6  输入引脚到寄存器的时序路径分析
    2.6.1  系统同步接口输入引脚到寄存器路径分析
    2.6.2  源同步接口输入引脚到寄存器路径分析
  2.7  寄存器到输出引脚的时序路径分析
    2.7.1  系统同步接口寄存器到输出引脚路径分析
    2.7.2  源同步接口寄存器到输出引脚路径分析
  2.8  输入引脚到输出引脚的时序路径分析
第3章  时钟约束
  3.1  主时钟约束
    3.1.1  主时钟约束语法
    3.1.2  主时钟与主时钟约束
    3.1.3  主时钟时序分析报告
  3.2  时钟抖动约束
    3.2.1  时钟抖动约束语法
    3.2.2  时钟抖动约束实例
  3.3  时钟不确定性约束
    3.3.1  时钟不确定性约束语法
    3.3.2  时钟不确定性约束实例
    3.3.3  时钟不确定性约束妙用
  3.4  时钟延时约束
    3.4.1  时钟延时约束语法
    3.4.2  时钟延时约束实例
  3.5  虚拟时钟约束
    3.5.1  系统同步接口输入引脚到寄存器路径的虚拟时钟约束
    3.5.2  系统同步接口寄存器到输出引脚路径的虚拟时钟约束
  3.6  衍生时钟约束
    3.6.1  衍生时钟约束语法
    3.6.2  衍生时钟约束实例
  3.7  关于Max at Slow Process Corner和Min at Fast Process Corner
第4章  输入/输出延时约束
  4.1  输入延时约束
    4.1.1  输入延时约束语法
    4.1.2  输入延时约束实例
  4.2  输出延时约束
    4.2.1  输出延时约束语法
    4.2.2  输出延时约束实例
第5章  时序例外约束

  5.1  时序例外约束的意义
  5.2  伪路径约束/时钟组约束
    5.2.1  伪路径约束语法
    5.2.2  伪路径约束实例
    5.2.3  时钟组约束语法
    5.2.4  时钟组约束实例
  5.3  最大/最小延时约束
    5.3.1  最大/最小延时约束语法
    5.3.2  最大/最小延时约束实例
  5.4  多周期路径约束
    5.4.1  多周期路径约束语法
    5.4.2  同频同相多周期路径约束
    5.4.3  同频异相多周期路径约束
    5.4.4  慢时钟域到快时钟域多周期路径约束
    5.4.5  快时钟域到慢时钟域多周期路径约束
  5.5  时序例外约束优先级
  5.6  时序例外约束对应的逻辑设计
第6章  其他时序约束
  6.1  时钟约束
    6.1.1  Set Clock Sense约束
    6.1.2  Set External Delay约束
  6.2  时序断言
    6.2.1  Set Data Check约束
    6.2.2  Set Bus Skew约束
  6.3  其他约束
    6.3.1  Set Case Analysis约束
    6.3.2  Set Disable Timing约束
    6.3.3  Group Path约束
    6.3.4  set_max_time_borrow约束
第7章  时序案例
  7.1  跨时钟域单脉冲传递
  7.2  跨时钟域电平信号传递
  7.3  多周期路径实例
第8章  写在最后
  8.1  FPGA时序约束技巧
  8.2  FPGA学习之路
  8.3  引用文件

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